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发布日期：2025-02-05 09:39 点击次数：115
新的一语气模范带来了性能创新和一系列新功能，但它们可能需要数年时刻才调被领受。
即插即用芯片是一个普遍的指标，但 UCIe 2.0 是否能让咱们更接近达成这一指标？问题是，面前模范的驱动成分并莫得追求即插即用所条款的互操作性。
UCIe 2.0 于 2024 年 8 月发布，声称具有更高的带宽密度和更高的功率效力，以及救助 3D 封装、可管制的系统架构等新功能。该模范由主要行业换取者鼓励，包括 ASE、阿里巴巴、AMD、Arm、Google Cloud、英特尔、Meta、微软、NVIDIA、高通、三星电子和台积电。
但前沿时代的条款可能与其他市集的条款不同。“模范由数据中心东说念主员鼓励，相干 PHY 面上前沿节点，这增多了复杂性，”YorChip 首创东说念主 Kash Johal 暗示。“对于寰球其他市集，即面向 28nm 至 12nm 的低老本开辟，东说念主们只需要模范构建模块并使用 FPGA 或 ASIC 将它们连接在全部。低端更需要模范。这些客户相等爱好可重用性。淌若你在前沿进行规划，那么将我方放置在旧模范中是莫得兴致的。”
那么，该模范到底适用于谁呢？“对于数据中心和 AI 加快器边界的运用，UCIe 将诞生我方的模范，”弗劳恩霍夫 IIS自适应系统工程部高效电子端庄东说念主 Andy Heinig 暗示。“对于其他运用，挑战在于构建具有老本效益、强劲的芯片措置决策，咫尺尚不明晰 UCIe 是否是正确的模范。在这些情况下，将需要进一步彭胀或修改，以致需要不同的模范。”
在数据中心内，莫得东说念主会接头第三方小芯片市集。Blue Cheetah 首席实行官 Elad Alon 暗示：“UCIe 之类的模范不错行动基准架构和基准功能集，当它不会妨碍你时，你不错领受它。只消有一个旋钮不错动掸，让你达成更好的老本或功率，你就会动掸阿谁旋钮，因为你本色上并莫得毁掉互操作性。你只是为最终居品带来了一些刚正。”
但愿新模范的刚正派概惠及更大的市集。Cadence 硅片措置决策作事部芯片盘曲口 IP 居品营销总监 Mayank Bhatnagar 暗示：“对于两侧共同规划的专属芯片，UCIe 2.0 可确保简化里面集成。对于第三方生态系统，其模范化接口和测试/调试功能可促进跨供应商的无缝互操作性，从而鼓励更无为的领受。”
达成无为领受仍存在阻遏。“要使市集繁华发展，就需要教育互操作性，”Synopsys高性能研究 IP 措置决策居品管制副总裁 Mick Posner 暗示。“这仍然是一项新兴时代。在夙昔的一年里，咱们看到了新封装时代的推出。淌若你望望高性能研究，你会发现封装时代还莫得交融。你有 EMIB 和 CoWoS 时代。它们齐在竞相提供互相的互异化，但从时代上讲，它们还莫得交融。诚然 die-to-die 规格依然训练，时代获取也变得愈加容易，但你不可混杂搭配。”
2.0 的新特色
该模范在多个方面齐取得了跨越。“UCIe 2.0 作念了许多相等好的事情，”Blue Cheetah 的 Alon 说。“它的 3D 部分作念得相等好，充实了许多细节，扩大了足迹和建立的边界。它正朝着正确的主义发展。”
诚然咫尺很少有东说念主研究信得过的 3D 芯片，但恒久来看，它会带来刚正。“从互操作性的角度来看，UCI 3D 相等出色，因为险些不存在通说念，”YorChip 的 Johal 说。“一个芯片与另一个芯片通讯。PHY 很浅薄。它基本上是一个反相器，因此它尽可能接近位于团结芯片内，尽管它是两个芯片。莫得序列化、莫得磨真金不怕火、莫得 DLL、莫得平衡——莫得这些需要电力的迷东说念主东西。”
要达到这个指标需要几个模范。西门子数字工业软件工程现场端庄东说念主 Luis Rodriguez 暗示：“UCIe 1.1 在 PHY 和芯片到芯片层提供了互操作性，但在软件和管制层却莫得。大无数 UCIe 1.1 形式齐是单芯片到单芯片。UCIe 2.0 具有系统架构和管制层，应该允许复杂的拓扑结构，以及在具有复杂 UCIe 拓扑的封装上管制、调试和运行会诊器用的模范方法。”
其他东说念主也情愿这一不雅点。“假定系统内有多个芯片，”Synopsys 的 Posner 说。“系统需要启动，况兼需要有一个跨 UCIe 主频带或边频带运行的条约来管制启动。系统内的一个芯片将成为系统的协调器。也许是你的主要可测试性端口，不错是 JTAG 或其他东西。在 UCIe 2.0 之前，莫得管制该系统的条约的模范界说。但它比这更进一步。它还与可测试性研究，你可能有一个芯片基本上只消一个 UCIe 接口。你奈何管制系统内的可测试性？他们界说了超出物理条约边界的系统功能，但指定了奈何通过主接口或边频带接口进行交互。”
并非通盘东说念主齐心爱。“还有其他方法不错措置许多一样的问题，这些方法在支出和侵入性方面与你念念要赢得的功能之间存在一些衡量，”Alon 说。“今天，每个东说念主齐有不同的方法来作念这些事情，况兼它们齐针对略有不同的用例进行了优化。”
但模范化还提供了其他上风。西门子的罗德里格斯说：“UCIe 2.0 在管制层方面具有前瞻性，提供了一种模范化的方式来管制芯片并稽察 DFx 之类的东西，从而进行测试和调试。” “这不仅为芯片供应商开发软件提供了契机，也为 EDA 供应商开发了用于测试这些芯片的其他器用。我合计公司不可只是把它贴到封装上。他们将孤苦测试这些芯片，并使用 UCIe 2.0。管制和 DFx 的添加使公司大概以模范方式作念到这小数。”
需要接头开发链的通盘部分。SmartDV 营销副总裁 McKenzie Ross 暗示：“先进的可管制性功能和条约可达成多芯片系统内的精准内存拜访和高效通讯。通过措置系统集成和生命周期管制的复杂性，UCIe 2.0 简化了基于芯片的架构的领受。跟着它成为逻辑芯片的新兴模范，透顶的考证对于确保合规性和可靠性至关进击。”
即插即用芯片的远景
如今，芯片仍然处于前沿时代，只消少数能职责得起老本的东说念主才调使用。“在夙昔的一年里，咱们只看到两三个芯片公告，你不错从货架上购买它们，并与你我方的定制逻辑全部包含在你的封装中，”罗德里格斯说。“咱们看到两年内领受 UCIe 2.0 的形式被淘汰。通盘这个词念念法是，你应该大概裁汰我方形式的复杂性，并购买现成的芯片，用于添加 FPGA、添加 AI 加快器、将内存添加到你的封装中，然后只需牵挂集成和管制这些不同的模板。但现不才这个论断还为时过早。”
还必须有一个令东说念主信服的原理来作念到这小数。“多芯片的高明在于它增多了复杂性，”波斯纳说。“多芯片的价值如斯之高，以至于公司舒坦承担这种复杂性来措置许多问题。这可能是他们正在达到的光罩极限。可能是他们念念要进行研究彭胀。他们舒坦承担这种极度的复杂性。咱们的指标是握住发展咱们的委用效力，以更无缝的方式达成这小数。当今它不单是是一个 IP。它必须是器用、生态系统、历程、参考规划，一直到通盘这个词芯片的潜在参考。”
诚然 UCIe 措置了两个芯片奈何通讯的问题，投资理财但其他问题仍然存在。“界说互连便是本末倒置，”Alon 说。“即使咱们统共措置了这个问题，也不一定能给咱们带来即插即用的芯片。你不会在孤苦于接口的芯片级上赢得即插即用和互操作性。”
问题存在于多个层面。“使用 HBM 等先进封装，它如实不错劳动，”Johal 说。“这是一个更浅薄的通说念，因为它在互连侧只消两毫米。这便是高性能数据中心东说念主员的试验情况。对他们来说，老本并不进击。尽管使用先进封装开辟更容易达成互操作性，但东说念主们无法信得过在买卖市集上使用它们。这并不像从某东说念主那里购买 PHY 那么浅薄，然后，砰的一声，我把我的芯片拼装起来，我就不错作念一个东说念主们不错购买的芯片。封装和互操作性齐存在弘大的问题。”
每个阶段齐存在复杂性。“芯片奈何互连、TSV 在那处以及东说念主们试图措置的通盘这些物理封装问题齐有物理界说，”QuickLogic 居品管制高档总监 Mao Wang 暗示。“芯片之间也有逻辑互连。淌若你有一个来自供应商 A 的芯片和一个来自供应商 B 的芯片，你奈何确保这两个芯片不错通讯？使用基于 FPGA 的芯片不错措置这个问题。当今，你不错界说你念念要在 UCIe 物理层之上使用的任何条约。无论你念念奈何将数据从一个芯片发送到另一个芯片，咱们齐大概进行通讯。这很进击，尤其是当咱们正在寻找一个不错从芯片中受益的更主流的市集时。”
有东说念主必须界说芯片的物理外不雅。“OCP 戮力于通达芯片经济，并试图界说这些芯片插座，”Alon 说。“另一个引起无为暖和的事件是 National Advanced Packaging 发布的资助契机见知，由好意思国 CHIPS 法案资助。其中一个构成部分是界说特定的芯片。他们念念知说念它们是什么，它们奈何组合在全部，它们有什么作用。在你的系统规划中，你不错在这些特定位置插入哪些第三方开辟。即插即用愿景的诱骗力充足大，以至于东说念主们进行了特殊多的研究和死力来达成它。”
老本仍然是一大阻遏。Johal 说：“还有另一种模范，称为线束 (BoW)，它不错针对模范封装，这是最先使用小芯片的最浅薄方法。” “它们不错驱动约莫 10 毫米到 15 毫米的通说念长度（无端接），以及长达 25 毫米的通说念长度（有端接）。淌若你领受 64 位链路，那便是点对点一语气。你需要 64 个禁受器链路，你需要 64 个 TX。这是一大堆引脚。淌若你有 130 毫米的间距，你会看到每个链路有6宽绰毫米，而一个链路有两个这么的引脚。从老本的角度来看，这是不可行的。另一个挑战是，要使这个长度进展作用，信号完好意思性和电源完好意思性就会变得相等成问题。淌若你有一个长链路，每个东说念主齐心爱它——即使使用来自团结供应商但在不同节点的 PHY——让它与这些长距离、使用不同的材料全部劳动，那将是一团糟。”
正在酿成协作伙伴关系以匡助措置其中一些问题。“有机基板愈加融合，因为它是一种更训练的时代，但它不适用于许多高性能研究彭胀，”波斯纳说。“它不提供带宽密度。它相等专注于一个禁闭的生态系统，因为生态系统中的每个东说念主齐必须保握一致才调进行混杂搭配。汽车行业也存在这种情况。这些小型生态系统正在供应链视图禁闭的处所建立。多芯片的阻遏正在裁汰，这是因为时代的训练、器用的训练、生态系统的训练、可用的 IP，以及当今丰富的专科学问和参考贵寓。咱们将达到最好实践的地步。”
其他竞争者
禁闭的生态系统也允许更专科的措置决策。“UCIe 相等相宜许多小芯片运用，尽管一些具有不合称流量的运用（举例传感器和内存）可能需要更专科的互连决策，”Eliyan 政策营销副总裁 Kevin Donnelly 说。 “基于模范的方法将是翌日达成通达小芯片经济和市集的重要。由于咫尺大部分小芯片实施齐是由大型早期领受者以专属方式完成的，因此更专科和优化的互连可能会赓续用于最高容量的运用。”
诚然 UCIe 可能清闲现存用户群的需求，但它并不可袒护通盘边界。西门子的 Rodriguez 暗示：“UCIe 并不可清闲通盘市集的通盘需求。咱们如实看到了其他竞争措置决策。举例，Bunch of Wires 咫尺正在界说一种内存特定模式，而 UCIe 并莫得措置这个问题。Bunch of Wires 的可定制性更强，不错清闲专属芯片的需求，但 UCIe 在促进通达芯片市集互操作性方面遥遥率先。淌若你需要不同的带宽条款或不合称带宽条款，那么 UCIe 就无法措置这些问题。”
UCIe 正试图走在市集需求的前边。“与咱们使用 PCI Express 等其他模范的训戒比较，它发布得早，”Rodriguez 补充说念。“他们发布了 UCIe 2.0 的最终版块，咱们才刚刚最先看到实施它的前几个形式。有了 PCI Express，IP 公司将从表率的 0.5 改造版最先实施 IP。UCIe 似乎领受了创建表率并在领受之前发布它的方法。”
存在无法清闲正确需求的危境。“我坚信小芯片最终会领受插座，东说念主们会相等严慎地界说它们，特殊是针对他们我方的用例，”Alon 说。“在大无数情况下，不太可能确切需要任何复杂的东西。在大无数情况下，极度的支出令东说念主头疼。我更多地指摘的是系统管制、启动和几百页的表率。”
忽略要点
UCIe 是否会开启一个通达的 chiplet 市集，照旧只是清闲现存领受者的需求？这是一个对于 chiplet 可能为主流市集带来的上风的问题。“这个 chiplet 观点的要点是，大概使用经过考证的 chiplet 的中型公司不错裁汰老本，”QuickLogic 的 Wang 说。“他们但愿创造一种唯一无二的东西，而无谓从新最先构建通盘这个词 ASIC，这将虚耗他们更长的时刻和更高的开发老本。”
老本仍然是一大阻遏。“对于初创公司来说，从时代角度和最终批量老本的角度来看，领受小芯片规划可能更有兴致，”Alon 说。“这意味着他们需要多个掩模组、屡次流片。将其开动 NRE 与高档节点中更大的单片芯片进行比较，这并不是一个浅薄的衡量。在某些情况下，通过坚握使用单片措置决策，赢得第一个居品的 NRE 可能会更低。这是一个复杂的跳舞。工程中的许多事情齐是如斯。一朝你依然领有充足大的市集和充足大的业务，你在富厚情状下所作念的事情可能与你干与市景色要作念的事情大不一样。”
这种情况在翌日可能会更正，但咫尺不会更正。“淌若你是一家中型公司，正在寻找两三家供应商的芯片，你可能不念念干与超先进封装边界，”Wang说。“这会消耗掉你的大部分老本，你还不如径直去制造一个 ASIC。”